異常處理是ARM處理處理日常事務的一種重要方式，它是ARM體系結構的核心組成部分，也是理解上的一個難點，在此專門撰文講解異常處理的原理及流程，為廣大學習ARM芯片的愛好者提供一點借鑒，如有紕漏，請給予指正，謝謝。

 一.異常分類

（1）復位異常

    當CPU剛上電時或按下reset重啟鍵之后進入該異常，該異常在管理模式下處理。

（2）一般/快速中斷請求

    CPU和外部設備是分別獨立的硬件執行單元，CPU對全部設備進行管理和資源調度處理，CPU要想知道外部設備的運行狀態，要么CPU定時的去查看外部設備特定寄存器，要么讓外部設備在出現需要CPU干涉處理時“打斷”CPU，讓它來處理外部設備的請求，毫無疑問第二種方式更合理，可以讓CPU“專心”去工作，這里的“打斷”操作就叫做中斷請求，根據請求的緊急情況，中斷請求分一般中斷和快速中斷，快速中斷具有高中斷優先級和小的中斷延遲，通常用于處理高速數據傳輸及通道的中數據恢復處理，如DMA等，絕大部分外設使用一般中斷請求。

（3）預取指令中止異常

    該異常發生在CPU流水線取指階段，如果目標指令地址是非法地址進入該異常，該異常在中止異常模式下處理。

（4）未定義指令異常

    該異常發生在流水線技術里的譯碼階段，如果當前指令不能被識別為有效指令，產生未定義指令異常，該異常在未定義異常模式下處理。

（5）軟件中斷指令（swi）異常

    該異常是應用程序自己調用時產生的，用于用戶程序申請訪問硬件資源時，例如：printf()打印函數，要將用戶數據打印到顯示器上，用戶程序要想實現打印必須申請使用顯示器，而用戶程序又沒有外設硬件的使用權，只能通過使用軟件中斷指令切換到內核態，通過操作系統內核代碼來訪問外設硬件，內核態是工作在特權模式下，操作系統在特權模式下完成將用戶數據打印到顯示器上。這樣做的目的無非是為了保護操作系統的安全和硬件資源的合理使用，該異常在管理模式下處理。

（6）數據中止訪問異常

    該異常發生在要訪問數據地址不存在或者為非法地址時，該異常在中止異常模式下處理。

二. 異常發生的硬件操作

    在異常發生后，ARM內核會自動做以下工作：

    a.保存執行狀態：將CPSR復制到發生的異常模式下SPSR中；

    b.模式切換：將CPSR模式位強制設置為與異常類型相對應的值，同時處理器進入到ARM執行模式，禁止所有IRQ中斷，當進入FIQ快速中斷模式時禁止FIQ中斷；

    c.保存返回地址：將下一條指令的地址（被打斷程序）保存在LR(異常模式下LR_excep)中。

    d.跳入異常向量表：強制設置PC的值為相應異常向量地址，跳轉到異常處理程序中。

（1）保存執行狀態

    當前程序的執行狀態是保存在CPSR里面的，異常發生時，要保存當前的CPSR里的執行狀態到異常模式里的SPSR里，將來異常返回時，恢復回CPSR，恢復執行狀態。

（2）模式切換

    硬件自動根據當前的異常類型，將異常碼寫入CPSR里的M[4:0]模式位，這樣CPU就進入了對應異常模式下。不管是在ARM狀態下還是在THUMB狀態下發生異常，都會自動切換到ARM狀態下進行異常的處理，這是由硬件自動完成的，將CPSR[5] 設置為 0。同時，CPU會關閉中斷IRQ（設置CPSR 寄存器I位），防止中斷進入，如果當前是快速中斷FIQ異常，關閉快速中斷（設置CPSR寄存器F位）。

（3）保存返回地址

    當前程序被異常打斷，切換到異常處理程序里，異常處理完之后，返回當前被打斷模式繼續執行，因此必須要保存當前執行指令的下一條指令的地址到LR_excep(異常模式下LR，并不存在LR_excep寄存器，為方便讀者理解加上_excep，以下道理相同)，由于異常模式不同以及ARM內核采用流水線技術，異常處理程序里要根據異常模式計算返回地址。

（4）跳入異常向量表

    該操作是CPU硬件自動完成的，當異常發生時，CPU強制將PC的值修改為一個固定內存地址，這個固定地址叫做異常向量。

三.異常返回地址

    一條指令的執行分為：取指，譯碼，執行三個主要階段， CPU由于使用流水線技術，造成當前執行指令的地址應該是PC – 8（32位機一條指令四個字節），那么執行指令的下條指令應該是PC – 4。在異常發生時，CPU自動會將將PC – 4 的值保存到LR里，但是該值是否正確還要看異常類型才能決定。

各模式的返回地址說明如下：

（a）一般/快速中斷請求：

    快速中斷請求和一般中斷請求返回處理是一樣的。通常處理器執行完當前指令后，查詢FIQ/IRQ中斷引腳，并查看是否允許FIQ/IRQ中斷，如果某個中斷引腳有效，并且系統允許該中斷產生，處理器將產生FIQ/IRQ異常中斷，當FIQ/IRQ異常中斷產生時，程序計數器pc的值已經更新，它指向當前指令后面第3條指令（對于ARM指令，它指向當前指令地址加12字節的位置；對于Thumb指令，它指向當前指令地址加6字節的位置），當FIQ/IRQ異常中斷產生時，處理器將值（pc-4）保存到FIQ/IRQ異常模式下的寄存器lr_irq/lr_irq中，它指向當前指令之后的第2條指令，因此正確返回地址可以通過下面指令算出：

SUBS    PC，LR_irq，#4        ; 一般中斷

SUBS    PC，LR_fiq，#4        ; 快速中斷

注：LR_irq/LR_fiq分別為一般中斷和快速中斷異常模式下LR，并不存在LR_xxx寄存器，為方便讀者理解加上_xxx

（b）預取指中止異常：

    在指令預取時，如果目標地址是非法的，該指令被標記成有問題的指令，這時，流水線上該指令之前的指令繼續執行，當執行到該被標記成有問題的指令時，處理器產生指令預取中止異常中斷。發生指令預取異常中斷時，程序要返回到該有問題的指令處，重新讀取并執行該指令，因此指令預取中止異常中斷應該返回到產生該指令預取中止異常中斷的指令處，而不是當前指令的下一條指令。 

    指令預取中止異常中斷由當前執行的指令在ALU里執行時產生，當指令預取中止異常中斷發生時，程序計數器pc的值還未更新，它指向當前指令后面第2條指令（對于ARM指令，它指向當前指令地址加8字節的位置；對于Thumb指令，它指向當前指令地址加4字節的位置）。此時處理器將值（pc-4）保存到lr_abt中，它指向當前指令的下一條指令，所以返回操作可以通過下面指令實現：

SUBS  PC，LR_abt，#4

注：LR_abt為中止模式下LR，并不存在LR_abt寄存器，為方便讀者理解加上_abt

（c）未定義指令異常:

    未定義指令異常中斷由當前執行的指令在ALU里執行時產生，當未定義指令異常中斷產生時，程序計數器pc的值還未更新，它指向當前指令后面第2條指令（對于ARM指令，它指向當前指令地址加8字節的位置；對于Thumb指令，它指向當前指令地址加4字節的位置），當未定義指令異常中斷發生時，處理器將值（pc-4）保存到lr_und中，此時（pc-4）指向當前指令的下一條指令，所以從未定義指令異常中斷返回可以通過如下指令來實現：

MOV  PC,  LR_und

注：LR_und為未定義模式下LR，并不存在LR_und寄存器，為方便讀者理解加上_und

（d）軟中斷指令（SWI）異常:

    SWI異常中斷和未定義異常中斷指令一樣，也是由當前執行的指令在ALU里執行時產生，當SWI指令執行時，pc的值還未更新，它指向當前指令后面第2條指令（對于ARM指令，它指向當前指令地址加8字節的位置；對于Thumb指令，它指向當前指令地址加4字節的位置），當未定義指令異常中斷發生時，處理器將值（pc-4）保存到lr_svc中，此時（pc-4）指向當前指令的下一條指令，所以從SWI異常中斷處理返回的實現方法與從未定義指令異常中斷處理返回一樣：

MOV  PC,  LR_svc

注：LR_svc為管理模式下LR，并不存在LR_svc寄存器，為方便讀者理解加上_svc

（e）數據中止異常：

    發生數據訪問異常中斷時，程序要返回到該有問題的指令處，重新訪問該數據，因此數據訪問異常中斷應該返回到產生該數據訪問中止異常中斷的指令處，而不是當前指令的下一條指令。

    數據訪問異常中斷由當前執行的指令在ALU里執行時產生，當數據訪問異常中斷發生時，程序計數器pc的值已經更新，它指向當前指令后面第3條指令（對于ARM指令，它指向當前指令地址加12字節的位置；對于Thumb指令，它指向當前指令地址加6字節的位置）。此時處理器將值（pc-4）保存到lr_abt中，它指向當前指令后面第2條指令，所以返回操作可以通過下面指令實現：

SUBS  PC,  LR_abt,  #8

注：LR_abt為中止模式下LR，并不存在LR_abt寄存器，為方便讀者理解加上_abt

    上述每一種異常發生時，其返回地址都要根據具體異常類型進行重新修復返回地址，再次強調下，被打斷程序的返回地址保存在對應異常模式下的LR_excep里。

四.異常向量表

    異常向量表是一段特定內存地址空間，每種ARM異常對應一個字長空間（4Bytes），正好是一條32位指令長度，當異常發生時，CPU強制將PC的值設置為當前異常對應的固定內存地址。如表3-4所示是S3C2440的異常向量表。

注：

    異常向量也可以出現在高地址0xFFFF0000處，當今操作系統為了控制內存訪問權限，通常會開啟虛擬內存，開啟了虛擬內存之后，內存的開始空間通常為內核進程空間，和頁表空間，異常向量表不能再安裝在0地址處了

ARM的例外優先級從高到低依次為Reset→Data abort→FIQ→IRQ→Prefetch abort→Undefined instruction/SWI。

跳入異常向量表操作是異常發生時，硬件自動完成的，剩下的異常處理任務完全交給了程序員。由上表可知，異常向量是一個固定的內存地址，我們可以通過向該地址處寫一條跳轉指令，讓它跳向我們自己定義的異常處理程序的入口，就可以完成異常處理了。

正是由于異常向量表的存在，才讓硬件異常處理和程序員自定義處理程序有機聯系起來。異常向量表里0x00000000地址處是reset復位異常，之所以它為0地址，是因為CPU在上電時自動從0地址處加載指令，由此可見將復位異常安裝在此地址處也是前后接合起來設計的，不得不感嘆CPU設計師的偉大，其后面分別是其余7種異常向量，每種異常向量都占有四個字節，正好是一條指令的大小，后一個異常是快速中斷異常，將其安裝在此也有它的意義，在0x0000001C地址處可以直接存放快速中斷的處理程序，不用設置跳轉指令，這樣可以節省一個時鐘周期，加快快速中斷處理時間。

我們可以通過簡單的使用下面的指令來安裝異常向量表：

b reset                    ;跳入reset處理程序

b HandleUndef              ;跳入未定義處理程序

b HandSWI                  ;跳入軟中斷處理程序

b HandPrefetchAbt          ;跳入預取指令處理程序

b HandDataAbt              ;跳入數據訪問中止處理程序

b HandNoUsed               ;跳入未使用程序

b HandleIRQ                ;跳入中斷處理程序

b HandleFIQ                ;跳入快速中斷處理程序

    通常安裝完異常向量表，跳到我們自己定義的處理程序入口，這時我們還沒有保存被打斷程序的現場，因此在異常處理程序的入口里先要保存打斷程序現場。

保存執行現場：

    異常處理程序開始，要保存被打斷程序的執行現場，程序的執行現場無非就是保存當前操作寄存器里的數據，可以通過下面的棧操作指令實現保存現場：

STMFD  SP_excep!,  {R0 – R12,  LR_excep}

注：LR_abt，SP_excep分別為對應異常模式下LR和SP，為方便讀者理解加上_abt

    需要注意的是，在跳轉到異常處理程序入口時，已經切換到對應異常模式下了，因此這里的SP是異常模式下的SP_excep了，所以被打斷程序現場（寄存器數據）是保存在異常模式下的棧里，上述指令將R0~R12全部都保存到了異常模式棧，后將修改完的被打斷程序返回地址入棧保存，之所以保存該返回地址就是將來可以通過類似：MOV  PC,  LR的指令，返回用戶程序繼續執行。

    異常發生后，要針對異常類型進行處理，因此，每種異常都有自己的異常處理程序，異常處理過程通過下節的系統中斷處理來進行分析。

異常處理的返回

 

異常處理完成之后，返回被打斷程序繼續執行，具體操作如下：

l  恢復被打斷程序運行時寄存器數據

l  恢復程序運行時狀態CPSR

l  通過進入異常時保存的返回地址，返回到被打斷程序繼續執行

異常發生后，進入異常處理程序時，將用戶程序寄存器R0~R12里的數據保存在了異常模式下棧里面，異常處理完返回時，要將棧里保存的的數據再恢復回原先R0~R12里，毫無疑問在異常處理過程中必須要保證異常處理入口和出口時棧指針SP_excep要一樣，否則恢復到R0~R12里的數據不正確，返回被打斷程序時執行現場不一致，出現問題，雖然將執行現場恢復了，但是此時還是在異常模式下，CPSR里的狀態是異常模式下狀態，因此要恢復SPSR_excep里的保存狀態到CPSR里，SPSR_excep是被打斷程序執行時的狀態，在恢復SPSR_excep到CPSR的同時，CPU的模式和狀態從異常模式切換回了被打斷程序執行時的模式和狀態。此刻程序現場恢復了，狀態也恢復了，但PC里的值仍然指向異常模式下的地址空間，我們要讓CPU繼續執行被打斷程序，因此要再手動改變PC的值為進入異常時的返回地址，該地址在異常處理入口時已經計算好，直接將PC = LR_excep即可。

    上述操作可以一步一步實現，但是通常我們可以通過一條指令實現上述全部操作：

LDMFD  SP_excp!,  {r0-r12,  pc}^

注：SP_excep為對應異常模式下SP，^符號表示恢復SPSR_excep到CPSR

以下是軟件中斷模擬異常處理的代碼：

.text

b reset  @0x00 reset

ldr pc,_udef_handler @0x04 udef

ldr pc,_swi_handler    @0x08 swi

ldr pc,_prefetch_interrupt   @0x0c prefetch abort

nop @0x10 data abort

nop @0x14 reserved

nop @0x18 irq

nop @0x1c fiq

_udef_handler:

.word  _udef_handler

_swi_handler:

.word  swi_handler

_prefetch_interrupt:

.word  _prefetch_interrupt

swi_handler:

stmfd sp!,{r0,lr}

ldr r0,[lr,#-4]

mov r1,#0xff

bic r0,r0,r1,lsl #24

bl switch_num

mov r0,#3

ldmfd sp!,{r0,pc}^

switch_num:

cmp r0,#2

moveq r7,#2

cmp r0,#4

moveq r7,#4

mov pc,lr

reset:

ldr sp,=stack_base

msr cpsr,#0x10 @ user model

mov r0,#2

swi 2

mov r1,r0

b reset

.data

buf:

.space 32

stack_base:    

.end